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Diseño de filtro de paso bajo digital FIR de fase lineal de orden 16 basado en FPGA utilizando el método de función de ventana
El método de diseño de filtro FIR de fase lineal por el método de función de ventana
Respuesta de frecuencia H (EJ) de cualquier filtro digital Toda su expansión en serie de Fourier es:
El coeficiente de Fourier h (n) es en realidad la respuesta de impulso del filtro digital. Una forma posible de obtener un filtro digital de respuesta de impulso finito es interceptar la serie infinita de la ecuación (1) en series finitas para aproximarla, y el conocido fenómeno de Gibbs hace que el método de interceptación directa sea insatisfactorio.
El método de la función de ventana utiliza la secuencia ponderada finita w (n) llamada función de ventana para modificar el coeficiente de Fourier de formal (2) para obtener la secuencia de respuesta de impulso finita requerida HD (n), a saber:
W (n) es una secuencia de longitud finita. Cuando n > n-1 y N Aquí, solo tomamos el filtro de paso bajo cuando la respuesta al impulso es simétrica, es decir, H (n) = H (n-1-n) (n = 0, 1, 2,... , n-1) como ejemplo. La función de respuesta de frecuencia H (EJ) del filtro de paso bajo como se muestra en la ecuación (4).
Entre ellos, es la frecuencia normalizada a la frecuencia de muestreo, C es la frecuencia de corte normalizada.
La respuesta al impulso H (n) correspondiente a la ecuación (4) se obtiene usando la fórmula de la transformada inversa de Fourier, como se muestra en la ecuación (5).
La ventana de Hanning se selecciona como función de ventana y la función se muestra en la ecuación (6).
Diseño de 2 circuitos de hardware de filtro digital de paso bajo FIR de decimosexto orden
A continuación, se toma un filtro de paso bajo FIR de decimosexto orden como ejemplo para ilustrar el método de diseño y el proceso del circuito de hardware.
2.1 índice de diseño y extracción de parámetros
2.1.1 índice de diseño
Frecuencia de corte: 37,5 khz
Tipo: ancho de datos de entrada de paso bajo: 8 bits
Orden: ancho de datos de salida de orden 16: 16 bits
2.1.2 Extracción de parámetros
La función de respuesta de frecuencia y la función de ventana de Hanning del filtro de paso bajo presentado anteriormente se utilizan para el diseño. Los parámetros característicos calculados del filtro de paso bajo digital FIR de orden 16 de fase lineal que cumple con el índice de diseño son los siguientes:
2,2 diseño de circuito de la unidad
El circuito de filtro digital de paso bajo FIR se divide en expansión de bits de datos, convertidor serial paralelo, banco de registro de desplazamiento, unidad de adición previa, unidad de procesamiento intermedio, unidad de procesamiento posterior y unidad de control. Su diagrama de bloques de composición se muestra en la Figura 1.
2.2.1 extensión de bits de datos
La entrada del filtro digital FIR diseñado aquí tiene 8 bits de ancho. Para evitar el desbordamiento y garantizar el funcionamiento normal del circuito, se adopta el método de expansión de bits de símbolo. Después de la expansión de bits de símbolo, el ancho total de datos de entrada es de 9 bits.
2.2.2 convertidor paralelo/serie
El convertidor paralelo/serie está compuesto por 9 selectores 2 de 1 y 9 flip flops d. Su estructura es muy simple. Su estructura de circuito no se describirá aquí. Su proceso de trabajo es: el convertidor paralelo/serie recopila periódicamente datos de muestra de 8 bits a la frecuencia de muestreo y envía un flujo de datos de 1 bit al registro de desplazamiento de la etapa posterior.
2.2.3 Grupo de registro de turnos
El grupo de registro completa principalmente la función de desplazamiento.
2.2.4 unidad de adición frontal
La función principal de la unidad de preámbulo es agregar previamente el flujo de datos en serie de 1 bit emitido por el registro de desplazamiento. Se compone de un sumador serial de 1 bit. Los chips de la serie XC4000 tienen las siguientes dos características:
(1) Unidad básica interna CLB (módulo lógico configurable) Incluye tres generadores de funciones marcados con F, G y h respectivamente. Cada uno de los dos generadores de funciones de primer nivel F y G puede realizar cualquier función con 4 entradas. Al mismo tiempo, también se pueden combinar con el generador de funciones H para generar cualquier función con 5 entradas. Además, CLB también tiene la característica de que el retraso de la conexión interna de CLB es menor que el de la conexión externa.
(2) La serie XC4000 proporciona lógica CArray para acelerar el canal de acarreo de sumadores y contadores. Usando lógica de acarreo rápido, sumadores y contadores, tiene una velocidad de trabajo extremadamente rápida cuando ocupa el número mínimo de CLB. Además, la lógica de acarreo se puede configurar de manera flexible para realizar contadores y restadores de cualquier longitud.
Por lo tanto, desde los aspectos de mejorar la utilización del chip, la tasa de cableado y la reducción del retraso del circuito, debemos aprovechar al máximo las características de los chips de la serie XC4000 para hacer un diseño especial para el sumador completo de 1 bit en el circuito adecuado para las características de FPGA . El circuito de la Figura 2 es el circuito sumador completo de 1 bit optimizado que incluye la lógica de acarreo rápido adoptada en este documento, en el que fmap es un mapeo de funciones, y los circuitos específicos se pueden mapear al generador de funciones F, g o H de CLB; CY4 es una unidad macro de lógica de acarreo rápido.
2.2.5 unidad intermedia de procesamiento
En el filtro digital FIR, la unidad de procesamiento intermedio realiza principalmente las funciones de multiplicación y acumulación de datos de salida en serie de 1 bit desde la unidad de suma previa. Aquí, el algoritmo distribuido basado en el método de tabla de consulta de ROM se usa para diseñar el circuito de la unidad de procesamiento intermedia.
Como se mencionó anteriormente, este trabajo solo considera el caso de que la respuesta al impulso sea simétrica, es decir, los coeficientes del filtro son simétricos, por lo que el número de coeficientes independientes debe ser igual al orden de 1/2. Para el filtro FIR de orden 16, el número de coeficientes independientes es 8. Estos 8 coeficientes independientes se almacenan en 2 tablas de consulta basadas en ROM de acuerdo con las combinaciones que se muestran en la Tabla 1.
2.2.6 Unidad de procesamiento posterior
La función principal de la unidad de posprocesamiento es redondear los datos y obtener los datos necesarios del flujo de datos. Se requiere un sumador de 16 bits para completar la función de redondeo, y se requiere un disparador D paralelo de 16 bits para obtener los datos.
Unidad de control 2.2.7
La unidad de control se compone principalmente de contador y flip-flop D. Su control del circuito incluye principalmente: reinicio global antes de que el circuito entre en funcionamiento, realizando preparativos de trabajo; controlar el trabajo de la unidad de entrada; proporcionar algunas señales necesarias para el funcionamiento normal de la unidad intermedia de procesamiento; y proporcionar la señal de sincronización de salida (outsyn) cuando se proporciona el resultado de salida final.
2.3 principio de circuito y simulación de funciones
Se adopta el circuito de hardware del filtro digital de paso bajo FIR de orden 16 diseñado por xc4005epc84 de la compañía Xilinx, y el diagrama esquemático del circuito de la capa superior se muestra en la Figura 3.
La Figura 3 es el diagrama de capa superior del filtro digital FIR. Consulte la Tabla 2 y la Tabla 3 para conocer los pines de entrada y salida y la ocupación de recursos de hardware, respectivamente.
Para verificar si el circuito diseñado puede funcionar de manera continua y correcta, se ingresan continuamente datos de 16 bits (sistema decimal), que son 100101102103104105106107, - 101, - 102, - 103, - 104, - 105, - 106, - 107. Resultados de simulación de hardware del filtro digital FIR (las primeras 16 salidas) Como se muestra en la Tabla 4, los resultados de cálculo de software obtenidos por el programa escrito de acuerdo con la literatura [4] también se enumeran en la Tabla 4.
De los datos anteriores, se puede ver que comparado con los resultados de la simulación del hardware, el valor absoluto del error es 1, por lo que se puede considerar que el circuito del hardware del filtro funciona correctamente.
Además, para verificar si el filtro puede funcionar correctamente cuando se ingresa el valor de borde, también se lleva a cabo la prueba de valor de borde. Cuando los datos de entrada son 8 bits, los dos valores de borde son 127 y -128 respectivamente, correspondientes a hexadecimal 7F y 80. Usando estos dos grupos de datos como entrada, la salida también se compara con los resultados del software, lo que puede demostrar que el circuito también puede funcionar correctamente en este momento.
Cuando el filtro de paso bajo digital FIR de fase lineal de orden 16 diseñado en este documento se realiza mediante el chip xc4005epc84-2, la frecuencia del reloj del sistema de procesamiento de datos es de 36 MHz, la frecuencia de muestreo es de 4 MHz y el error máximo entre el resultado del cálculo y el El resultado del cálculo del software es 1. En el uso práctico, el filtro FIR se puede modificar fácilmente de acuerdo con diferentes requisitos de precisión para cumplir con diferentes requisitos de índice. Además, según el filtro de paso bajo diseñado en este documento, el filtro de paso alto o de paso de banda se puede obtener simplemente reorganizando los parámetros característicos del filtro. Al mismo tiempo, las características programables del dispositivo FPGA pueden mejorar fácilmente el circuito y mejorar aún más el rendimiento del circuito.
